1.本发明涉及集成电路技术领域，特别涉及一种半导体结构制造方法、半导体结构和存储器。
背景技术：2.反熔丝(anti-fuse)已广泛成为动态随机存取存储器(dynamic random access memory，dram)领域不可或缺的制程修复和良率提升技术，属于一次编程技术(one time programming，otp)，是一种特殊类型的非易失性存储器。
3.现行反熔丝结构的绝缘层是借助互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)前段制程中的栅氧化层(gate oxide)一同沉积。可以通过在两极板之间施加高压电场击穿此绝缘层，随后由断路变为通路，即利用绝缘层熔断来进行anti-fuse编程。其与传统的e-fuse(电子熔丝，利用电子迁移特性生成的熔丝结构)电路的编程原理(对fuse link通路进行熔断)相反。
4.在实现本公开过程中，发明人发现现有技术中至少存在如下问题，现行反熔丝结构光罩(mask)成本较高，可能发生源极/漏极间隔结构(s/d spacer)被误击穿(misblow)，空间利用率较低。
技术实现要素：5.有鉴于此，本发明提供一种半导体结构制造方法、半导体结构和存储器。
6.第一方面，本发明实施例提供一种半导体结构制造方法，包括：
7.提供衬底，所述衬底包括存储区域和外围区域；
8.在所述存储区域形成第一晶体管；
9.在所述外围区域形成第二晶体管，其中，所述第二晶体管的结构与所述第一晶体管的结构不同；
10.在所述存储区域形成与所述第一晶体管的漏极电连接的第一电容器，并在所述外围区域形成与所述第二晶体管的第二漏极电连接的第二电容器，其中，所述第一电容器和所述第二电容器同步形成。
11.可选的，在同步形成所述第一电容器和所述第二电容器之前，还包括：
12.在所述存储区域形成第一接触件，并在所述外围区域形成第二接触件，其中，所述第一接触件和所述第二接触件同步形成，所述第一接触件与所述第一晶体管的漏极电连接，所述第二接触件与所述第二晶体管的漏极电连接；
13.在所述存储区域形成第一导电部，并在所述外围区域形成第二导电部，其中，所述第一导电部和所述第二导电部同步形成，所述第一导电部包括第一着陆垫以及连接所述第一着陆垫和所述第一接触件的第一连接部，所述第二导电部包括第二着陆垫以及连接所述第二着陆垫和所述第二接触件的第二连接部。
14.可选的，同步形成所述第一电容器和所述第二电容器包括：
15.在所述存储区域形成第一下电极、第一介质层和第一上电极，并在所述外围区域形成第二下电极、第二介质层和第二上电极，其中，所述第一下电极和所述第二下电极同步形成，所述第一介质层和所述第二介质层同步形成，所述第一上电极和所述第二上电极同步形成。
16.可选的，所述第二电容器和所述第一电容器具有相同的电容结构，所述电容结构为柱状电容结构、杯状电容结构或沟槽式电容结构。
17.可选的，所述第一着陆垫的中心偏离所述第一晶体管的源极和漏极的中心连线。
18.可选的，所述第二着陆垫的中心偏离所述第二晶体管的源极和漏极的中心连线。
19.可选的，在所述外围区域形成所述第二导电部的过程中，在所述外围区域同步形成第三连接部和第二位线，其中，所述第三连接部连接所述第二位线和所述第二晶体管的源极。
20.可选的，所述第二位线与所述第二着陆垫同层设置。
21.可选的，所述第二位线的平行于所述第二晶体管的源极和漏极的中心连线的中心线偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线的所述中心线的偏离方向与所述第二着陆垫的中心的偏离方向相反。
22.可选的，在所述存储区域形成所述第一晶体管之后，还包括：
23.在所述第一晶体管的源极上形成位线接触件和第一位线，所述位线接触件连接所述第一位线和所述第一晶体管的源极。
24.可选的，在所述存储区域中形成沟槽，在所述沟槽表面设置第一栅介质层，在所述第一栅介质层上设置字线，在所述字线上设置绝缘层，其中，所述字线和所述绝缘层均位于所述沟槽中；以及，在所述字线两侧形成所述第一晶体管的源极和漏极，从而形成所述第一晶体管。
25.可选的，在所述外围区域设置第二栅介质层，在所述第二栅介质层上设置栅导电层，在所述第二栅介质层和所述栅导电层的外表面设置覆盖层，以形成所述第二晶体管的栅极结构；以及，在所述栅极结构的两侧形成所述第二晶体管的源极和漏极，从而形成所述第二晶体管。
26.第二方面，本发明实施例提供一种半导体结构，包括：
27.衬底，所述衬底包括存储区域和外围区域；
28.第一晶体管和与所述第一晶体管的漏极电连接的第一电容器，均位于所述存储区域；
29.第二晶体管和与所述第二晶体管的漏极电连接的第二电容器，均位于所述外围区域；
30.其中，所述第二晶体管的结构与所述第一晶体管的结构不同，所述第二电容器和所述第一电容器具有相同的电容结构。
31.可选的，本发明实施例提供的一种半导体结构还包括：
32.第一接触件和第二接触件，所述第一接触件与所述第一晶体管的漏极电连接，所述第二接触件与所述第二晶体管的漏极电连接；
33.第一导电部和第二导电部，所述第一导电部包括第一着陆垫以及连接所述第一着
陆垫和所述第一接触件的第一连接部，所述第二导电部包括第二着陆垫以及连接所述第二着陆垫和所述第二接触件的第二连接部；
34.所述第一电容器包括第一下电极、第一介质层和第一上电极，所述第二电容器包括第二下电极、第二介质层和第二上电极。
35.可选的，所述电容结构为柱状电容结构，或杯状电容结构，或沟槽式电容结构。
36.可选的，所述第一着陆垫的中心偏离所述第一晶体管的源极和漏极的中心连线。
37.可选的，所述第二着陆垫的中心偏离所述第二晶体管的源极和漏极的中心连线。
38.可选的，本发明实施例提供的一种半导体结构还包括：
39.第三连接部和第二位线，其中，所述第三连接部连接所述第二位线和所述第二晶体管的源极。
40.可选的，所述第二位线与所述第二着陆垫同层设置。
41.可选的，所述第二位线的平行于所述第二晶体管的源极和漏极的中心连线的中心线偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线的所述中心线的偏离方向与所述第二着陆垫的中心的偏离方向相反。
42.可选的，本发明实施例提供的一种半导体结构还包括：
43.位线接触件和第一位线，所述位线接触件连接所述第一位线和所述第一晶体管的源极。
44.可选的，所述存储区域沟槽表面设有第一栅介质层，所述第一栅介质层上设有字线，所述字线上设有绝缘层，所述字线两侧为第一晶体管的源极和漏极。所述第一晶体管为埋入式晶体管。
45.可选的，所述外围区域设有第二栅介质层，所述第二栅介质层上设有栅导电层，所述第二栅介质层和所述栅导电层外设有覆盖层，形成所述第二晶体管。所述第二晶体管为平面晶体管。
46.基于同一发明构思，本发明实施例还提供一种存储器，包括前述的半导体结构。
47.本发明实施例提供的上述技术方案的有益效果至少包括：
48.通过结合动态随机存储器(dram)，与动态随机存储器进程兼容良好，相比于逻辑器件特有的电容单元(cell capacitor)制程，可以将电容单元同步作为反熔丝(anti-fuse)单元，省略了现有反熔丝结构中的反熔丝离子掺杂层(anti-fuse implantation)，不仅能够减少制程的光罩(mask)成本，也有助于提高反熔丝器件良品率，还可以避免源/漏极间隔结构(s/d spacer)被误击穿导致的反熔丝器件损坏。此外，为了充分提高空间利用率，通过接触节点(nc，node contact，也称为“接触件”)和着陆垫(landing pad)来进行电容单元制程，从而进一步优化了反熔丝(anti-fuse)结构。
49.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
50.下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
51.附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
52.图1为本发明实施例中一种半导体结构制造方法流程图；
53.图2为本发明实施例中存储区域和外围区域示意图；
54.图3为本发明实施例中埋入式字线示意图；
55.图4为本发明实施例中第二晶体管结构图；
56.图5为本发明实施例中第一接触件、第二接触件、位线接触件和第一位线图示意图；
57.图6为本发明实施例中第一导电部和第二导电部示意图；
58.图7为本发明实施例中反熔丝结构示意图；
59.图8为本发明实施例中反熔丝结构外围区域顶视图；
60.图9为本发明实施例中反熔丝结构存储区域顶视图。
61.附图标记：
62.1、衬底；2、浅沟道隔离；3、第一栅介质层；4、字线；5、覆盖层；6、栅导电层；61、多晶硅层；62、栅金属层；7、栅介质层；8、重掺杂区域；9、第二接触件；10、绝缘层；11、第一接触件；12、位线接触件；13、第一位线；14、第二导电部；141第二连接部；142、第二着陆垫；15、第三连接部；16、第二位线；17、第一导电部；171、第一连接部；172、第一着陆垫；18、第二电容器；181、第二下电极；182、第二介质层；183、第二上电极；19、第一电容器；191、第一下电极；192、第一介质层；193、第一上电极；20、有源区。
具体实施方式
63.下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
64.本发明实施例提供一种半导体结构制造方法、半导体结构和存储器。
65.实施例一
66.本发明实施例一提供一种半导体结构制造方法，其流程如图1所示，包括如下步骤：
67.步骤s1：提供衬底1，所述衬底1包括存储区域和外围区域；参照图2所示，si(silicon)表示以硅为材料的衬底1，sti(shallow trench isolation)表示浅沟道隔离2，图2左图表示外围区域，图2右图表示存储区域。本发明实施例一所提供的一种半导体结构的一个存储单元属于1t-1c式反熔丝结构，即一个晶体管(transistor)一个电容(capacitor)结构。衬底1和浅沟道隔离2构成有源区20。
68.步骤s2：在所述存储区域形成第一晶体管；在所述外围区域形成第二晶体管，其中，所述第二晶体管的结构与所述第一晶体管的结构不同；如图3右图所示，在所述存储区域中形成沟槽，在所述沟槽表面设置第一栅介质层3，在所述第一栅介质层3上设置字线4，在所述字线4上设置绝缘层10，其中，所述字线4和所述绝缘层10均位于所述沟槽中；以及，
在所述字线4两侧形成第一晶体管的源极和漏极，从而形成所述第一晶体管。也就是说，在沟槽中形成埋入式字线4。埋入式字线4的一部分作为第一晶体管的栅极，如图5右图所示，字线4上设置绝缘层10，绝缘层10填平沟槽。也就是说，所述第一晶体管可以为埋入式晶体管。
69.在所述外围区域设置第二栅介质层7，在所述第二栅介质层7上设置栅导电层6，在所述第二栅介质层7和所述栅导电层6的外表面设置覆盖层5，以形成所述第二晶体管的栅极结构；以及，在栅极结构的两侧形成第二晶体管的源极和漏极(如图4左图中的附图标记“8”所示)，从而形成所述第二晶体管。也就是说，所述第二晶体管可以为平面晶体管。参照图4中的左图所示，在所述外围区域设置第二栅介质层7，所述第二晶体管的源极和漏极位于第二栅介质层7的两侧，第二栅介质层7的材料可以为氧化硅(sio2)、氮氧化硅(sion)等，所述第二栅介质层7连接栅导电层6，可选的，栅导电层6可以分为两层，一层是多晶硅层61(poly)，另一层是栅金属层62，例如，栅金属层62可以为w/tin(钨/氮化钛)等，在所述栅金属层62、多晶硅层61和氮氧化硅层外设置保护层，也即覆盖层5，覆盖层5将第二栅介质层7和栅导电层6覆盖，从而形成第二晶体管的栅极结构。在第二栅介质层7两侧的衬底1进行掺杂，如图4左图所示，形成重掺杂区域8，作为第二晶体管的源极和漏极。现有的反熔丝结构中，会在第二栅介质层下设置反熔丝的离子掺杂层，反熔丝的离子掺杂表示为n-type anti-fuse implantation，简称naf imp。
70.离子掺杂是为了实现集成电路对半导体电学特性的控制。离子掺杂是通过离子注入工艺来实现的包括施主杂质或受主杂质的掺杂。除了离子注入外，掺杂方式还有扩散掺杂，不过精确度不高而且掺杂时间过长，大部分的半导体或面板等行业都是离子注入方式。离子注入的优点有：1、纯度高，离子是通过磁分析器选出来的；2、均匀度好，同一平面均匀度偏差一般可保证在较小范围；3、能够精确控制注入剂量和深度；4、温度较低，不会发生热缺陷；5、能够利用pr胶或金属作为掩膜板进行选择性区域注入。离子注入的缺点有，很深的注入不能实现，离子注入掺杂的最大缺点是离子注入时会在晶体内产生大量的晶格缺陷，虽然这些缺陷的大部分可以通过退火来消除，但残留的二次缺陷和晶格畸变往往会给器件的电特性带来很坏的影响。因此，现有反熔丝结构中在第二栅介质层下设置反熔丝的离子掺杂层，进一步增加了制程成本，降低了制程效率，也会明显降低反熔丝半导体的良品率，也降低了采用反熔丝半导体结构的存储器的良品率。此外，离子注入设备庞大、复杂、价格高昂，使用及维护成本高，进一步增加了制程成本。
71.因此，现有技术的反熔丝结构会因为设置反熔丝的离子掺杂层而制程的光罩(mask)成本较高，并且降低了制造效率，本发明的实施例省略了现有反熔丝结构中的反熔丝离子掺杂层(anti-fuse implantation)，不仅能够减少制程的光罩(mask)成本，也有助于提高反熔丝器件的良品率，还可以避免源/漏极间隔结构(s/d spacer，即覆盖层5位于第二栅介质层7和栅导电层6的侧壁上的部分)被误击穿导致的反熔丝器件损坏。
72.在一些可选的实施例中，在所述第一晶体管的源极上形成位线接触件12和第一位线13，所述位线接触件12连接所述第一位线13和所述第一晶体管的源极。参照图5的右图所示，位线接触件12可以用blc(bit line contact)表示，第一位线13可以用bl(bit line)表示，位线接触件12下是第一晶体管的源极。
73.步骤s3：在所述存储区域形成第一接触件11，并在所述外围区域形成第二接触件
9，其中，所述第一接触件11和所述第二接触件9同步形成，所述第一接触件11与所述第一晶体管的漏极电连接，所述第二接触件9与所述第二晶体管的漏极电连接；
74.通过接触件(nc，node contact)和着陆垫(landing pad)来进行电容单元制程，实现了充分提高空间利用率，从而进一步优化了反熔丝(anti-fuse)结构。在一些具体的实施例中，第二接触件9参照图5的左图所示，第二晶体管栅极旁是第二晶体管的漏极，第一接触件11如图5右图所示，第一晶体管的栅极旁是第一晶体管的漏极。
75.步骤s4：在所述存储区域形成第一导电部17，并在所述外围区域形成第二导电部14，其中，所述第一导电部17和所述第二导电部14同步形成，所述第一导电部17包括第一着陆垫172以及连接所述第一着陆垫172和所述第一接触件11的第一连接部171，所述第二导电部14包括第二着陆垫142以及连接所述第二着陆垫142和所述第二接触件9的第二连接部141。
76.参照图6所示，图6左图第二连接部141和第二着陆垫142构成第二导电部14，第二着陆垫142可表示为m0(metal zero layer，金属初始层)，第二连接部141可以表示为pc(periphery contact,接触导通层)，第三连接部15和第二位线16如图6左图右侧所示。第一连接部171和第一着陆垫172参照图6右图所示。第二着陆垫142和第二连接部141构成第二导电部14，第一着陆垫172和第一连接部171构成第一导电部17，第二导电部14和第一导电部17结构同步形成。
77.具体的，如图8和图9所示，所述第一着陆垫172的中心偏离所述第一晶体管的源极和漏极的中心连线，所述第二着陆垫142的中心偏离所述第二晶体管的源极和漏极的中心连线。
78.步骤s5：在所述存储区域形成与所述第一晶体管的漏极电连接的第一电容器19，并在所述外围区域形成与所述第二晶体管的第二漏极电连接的第二电容器18，其中，所述第一电容器19和所述第二电容器18同步形成。
79.具体的，同步形成所述第一电容器19和所述第二电容器18包括：
80.在所述存储区域形成第一下电极191、第一介质层192和第一上电极193，并在所述外围区域形成第二下电极181、第二介质层182和第二上电极183，其中，所述第一下电极191和所述第二下电极181同步形成，所述第一介质层192和所述第二介质层182同步形成，所述第一上电极193和所述第二上电极183同步形成。参照图7所示，左图和右图中的电容器结构相同，其中第一电容器19或第二电容器18的上极板可用tcp(top cell plate)表示，第一介质层192和所述第二介质层182可采用high-k(high dielectric constant)高介电常数的介质。
81.具体的，所述第二电容器18和所述第一电容器19具有相同的电容结构，所述电容结构为柱状电容结构，或杯状电容结构，或沟槽式电容结构。
82.在一些可选的实施例中，在所述外围区域形成所述第二导电部14的过程中，在所述外围区域同步形成第三连接部15和第二位线16，其中，参照图7左图所示，所述第三连接部15连接所述第二位线16和所述第二晶体管的源极。在一些可选的实施例中，如图7左图所示，所述第二位线16与所述第二着陆垫142同层设置。
83.参照图8所示，图8中圆圈代表第二着陆垫142，水平线代表字线4，第三连接部15上的竖直线代表第二位线16。所述第二位线16平行于所述第二晶体管的源极和漏极的中心连
线的中心线，偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线16的所述中心线的偏离方向与所述第二着陆垫142的中心的偏离方向相反。图9表示存储区域中电容器的排列，图9中圆圈代表第一着陆垫172，水平线代表字线4，竖直线代表第一位线13，存储区域中的电容器是六方密排的。
84.本实施例的上述方法中，通过结合动态随机存储器(dram)，与动态随机存储器进程兼容良好，相比于逻辑器件特有的电容单元(cell capacitor)制程，可以将电容单元同步作为反熔丝(anti-fuse)单元，省略了现有反熔丝结构中的反熔丝离子掺杂层(anti-fuse implantation)，不仅能够减少制程的光罩(mask)成本，也有助于提高反熔丝器件良品率，还可以避免源/漏极间隔结构(s/d spacer)被误击穿导致的反熔丝器件损坏。此外，为了充分提高空间利用率，通过接触件(nc，node contact)和着陆垫(landing pad)来进行电容单元制程，从而进一步优化了反熔丝(anti-fuse)结构。
85.本领域技术人员能够对上述顺序进行变换而并不离开本公开的保护范围。
86.实施例二
87.本发明实施例二提供一种半导体结构，其结构如图7、图8和图9所示，包括：衬底1，所述衬底1包括存储区域和外围区域；参照图2所示，si(silicon)表示以硅为材料的衬底1，sti(shallow trench isolation)表示浅沟道隔离2，左图表示外围区域，右图表示存储区域。本发明实施例二所提供的一种半导体结构的一个存储单元属于1t-1c式反熔丝结构，即一个晶体管(transistor)一个电容(capacitor)结构。衬底1和浅沟道隔离2构成有源区20。
88.第一晶体管和与所述第一晶体管的漏极电连接的第一电容器19，均位于所述存储区域；第二晶体管和与所述第二晶体管的漏极电连接的第二电容器18，均位于所述外围区域；其中，所述第二晶体管的结构与所述第一晶体管的结构不同，所述第二电容器18和所述第一电容器19具有相同的电容结构。在一些可选的实施例中，本发明实施例提供的一种半导体结构还包括：第一接触件11和第二接触件9，所述第一接触件11与所述第一晶体管的漏极电连接，所述第二接触件9与所述第二晶体管的漏极电连接；通过接触件(nc，node contact)和着陆垫(landing pad)来进行电容单元制程，实现了充分提高空间利用率，从而进一步优化了反熔丝(anti-fuse)结构。在一些具体的实施例中，第二接触件9参照图5的左图所示，第二晶体管栅极旁是第二晶体管的漏极，第一接触件11如图5右图所示，第一晶体管的栅极旁是第一晶体管的漏极。
89.第一导电部17和第二导电部14，所述第一导电部17包括第一着陆垫172以及连接所述第一着陆垫172和所述第一接触件11的第一连接部171，所述第二导电部14包括第二着陆垫142以及连接所述第二着陆垫142和所述第二接触件9的第二连接部141；参照图6所示，图6左图中左侧的第二连接部141和第二着陆垫142构成第二导电部14，第二着陆垫142可表示为m0(metal zero layer，金属初始层)，第二连接部141可以表示为pc(periphery contact,接触导通层)，第三连接部15和第二位线16如图6左图右侧所示。第一连接部171和第一着陆垫172参照图6右图所示。第二着陆垫142和第二连接部141构成第二导电部14，第一着陆垫172和第一连接部171构成第一导电部17，第二导电部14和第一导电部17结构同步形成。
90.在一些可选的实施例中，本发明实施例提供的一种半导体结构还包括：位线接触件12和第一位线13，所述位线接触件12连接所述第一位线13和所述第一晶体管的源极。参
照图5的右图所示，位线接触件12可以用blc(bit line contact)表示，第一位线13可以用bl(bit line)表示，位线接触件12下是第一晶体管的源极。在一些可选的实施例中，如图3右图所示，所述存储区域中形成沟槽表面设有第一栅介质层3，所述第一栅介质层3上设有字线4，所述字线4上设有绝缘层10，其中，所述字线4和所述绝缘层10均位于所述沟槽中；以及，在所述字线4两侧为第一晶体管的源极和漏极，从而形成所述第一晶体管。也就是说，所述第一晶体管可以为埋入式晶体管。也就是说，在沟槽中形成埋入式字线4。埋入式字线4的一部分作为第一晶体管的栅极，如图5右图所示，字线4上设置绝缘层10，绝缘层10填平沟槽。
91.在一些可选的实施例中，所述外围区域设有第二栅介质层7，所述第二栅介质层7上设有栅导电层6，所述第二栅介质层7和所述栅导电层6外设有覆盖层5，以形成所述第二晶体管的栅极结构；以及，在栅极结构的两侧形成第二晶体管的源极和漏极(如图4左图中的附图标记“8”所示)，从而形成所述第二晶体管。也就是说，所述第二晶体管可以为平面晶体管。参照图4中的左图所示，在所述外围区域设置第二栅介质层7，与所述第二晶体管的源极和漏极位于第二栅介质层7的两侧，第二栅介质层7的材料可以为氧化硅(sio2)、氮氧化硅(sion)等，第二栅介质层7连接栅导电层6，可选的，栅导电层6可以分为两层，一层是多晶硅层61(poly)，另一层是栅金属层62，例如，栅金属层62可以为w/tin(钨/氮化钛)等，在所述栅金属层62、多晶硅层61和氮氧化硅层外设置保护层，也即覆盖层5，覆盖层5将第二栅介质层7和栅导电层6覆盖，从而形成第二晶体管的栅极结构。在第二栅介质层7两侧的衬底1进行掺杂，如图4左图所示，形成重掺杂区域8，作为第二晶体管的源极和漏极。现有的反熔丝结构中，会在第二栅介质层下设置反熔丝的离子掺杂层，反熔丝的离子掺杂表示为n-type anti-fuse implantation，简称naf imp。
92.离子掺杂是为了实现集成电路对半导体电学特性的控制。离子掺杂是通过离子注入工艺来实现的包括施主杂质或受主杂质的掺杂。除了离子注入外，掺杂方式还有扩散掺杂，不过精确度不高而且掺杂时间过长，大部分的半导体或面板等行业都是离子注入方式。离子注入的优点有：1、纯度高，离子是通过磁分析器选出来的；2、均匀度好，同一平面均匀度偏差一般可保证在较小范围；3、能够精确控制注入剂量和深度；4、温度较低，不会发生热缺陷；5、能够利用pr胶或金属作为掩膜板进行选择性区域注入。离子注入的缺点有，很深的注入不能实现，离子注入掺杂的最大缺点是离子注入时会在晶体内产生大量的晶格缺陷，虽然这些缺陷的大部分可以通过退火来消除，但残留的二次缺陷和晶格畸变往往会给器件的电特性带来很坏的影响。因此，现有反熔丝结构中在第二栅介质层下设置反熔丝的离子掺杂层，进一步增加了制程成本，降低了制程效率，也会明显降低反熔丝半导体的良品率，也降低了采用反熔丝半导体结构的存储器的良品率。此外，离子注入设备庞大、复杂、价格高昂，使用及维护成本高，进一步增加了制程成本。
93.因此，现有技术的反熔丝结构会因为设置反熔丝的离子掺杂层而制程的光罩(mask)成本较高，并且降低了制造效率，本发明的实施例省略了现有反熔丝结构中的反熔丝离子掺杂层(anti-fuse implantation)，不仅能够减少制程的光罩(mask)成本，也有助于提高反熔丝器件的良品率，还可以避免源/漏极间隔结构(s/d spacer，即覆盖层5位于第二栅介质层7和栅导电层6的侧壁上的部分)被误击穿导致的反熔丝器件损坏。
94.所述第一电容器19包括第一下电极191、第一介质层192和第一上电极193，所述第
二电容器18包括第二下电极181、第二介质层182和第二上电极183。在一些可选的实施例中，所述电容结构为柱状电容结构，或杯状电容结构，或沟槽式电容结构。参照图7所示，左图和右图中的电容器结构相同，其中第一电容器19或第二电容器18的上极板可用tcp(top cell plate)表示，第一介质层192和所述第二介质层182可采用high-k(high dielectric constant)高介电常数的介质。在一些可选的实施例中，如图8和图9所示，所述第一着陆垫172的中心偏离所述第一晶体管的源极和漏极的中心连线。在一些可选的实施例中，所述第二着陆垫142的中心偏离所述第二晶体管的源极和漏极的中心连线。在一些可选的实施例中，本发明实施例提供的一种半导体结构还包括：第三连接部15和第二位线16，其中，参照图7左图所示，所述第三连接部15连接所述第二位线16和所述第二晶体管的源极。在一些可选的实施例中，所述第二位线16与所述第二着陆垫142同层设置。在一些可选的实施例中，所述第二位线16的平行于所述第二晶体管的源极和漏极的中心连线的中心线偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线16的所述中心线的偏离方向与所述第二着陆垫142的中心的偏离方向相反。参照图8所示，图8中圆圈代表第二着陆垫142，水平线代表字线4，第三连接部15上的竖直线代表第二位线16。图9表示存储区域中电容器的排列，图9中圆圈代表第一着陆垫172，水平线代表字线4，竖直线代表第一位线13，存储区域中的电容器是六方密排的。
95.本实施例中，通过结合动态随机存储器(dram)，与动态随机存储器进程兼容良好，相比于逻辑器件特有的电容单元(cell capacitor)制程，可以将电容单元同步作为反熔丝(anti-fuse)单元，省略了现有反熔丝结构中的反熔丝离子掺杂层(n-type anti-fuse implantation)，不仅能够减少制程的光罩(mask)成本，也有助于提高反熔丝器件的良品率，还可以避免源/漏极间隔结构(s/d spacer)被误击穿导致的反熔丝器件损坏。此外，为了充分提高空间利用率，通过接触件(nc，node contact)和着陆垫(landing pad)来进行电容单元制程，从而进一步优化了反熔丝(anti-fuse)结构。
96.为了对反熔丝编程，在两个导体之间施加高电压，介质层被击穿，两个导体之间的电流传导路径的形成，因此，反熔丝可以用作存储器元件。基于同一发明构思，本发明实施例还提供一种存储器，包括前述的半导体结构。前述的半导体结构是本发明实施例提供的一种反熔丝结构，本发明实施例所提供的一种半导体结构的一个存储单元属于1t-1c式反熔丝结构，即一个晶体管(transistor)一个电容(capacitor)结构。反熔丝技术(anti-fuse technology)是相对于熔丝技术(fuse technology)而言的。熔丝技术广泛用于各种pld(programmable logic device，可编程逻辑器件)中，在编程器中被烧录之后，原先短接的点变为断开了。反熔丝技术恰相反，原来断开的点在烧录之后，短接上了，这种短接是永久性的。反熔丝技术的特点，决定了反熔丝单元较小，占用芯片面积小，工作频率高，有加密位，反拷贝，抗辐射抗干扰，不需外接prom(programmable read-only memory，可编程只读存储器)或eprom(erasable programmable read-only memory，可擦除可编程只读存储器)，适合航天、军事、工业等各领域。反熔丝在原生未编程状态下是不导电的，并且在被编程时变得导电。反熔丝的编程状态表示数据"1"和未编程状态"0"，反之亦然。一旦被编程，反熔丝存储器就不能恢复到未编程状态，即，它是一次性可编程(one time programmable，简称otp)存储器。反熔丝存储单元的数据保存不受电源关闭的影响，电源关闭后，反熔丝存储单元也保持导电或不导电状态，从而使数据不易丢失。因此，反熔丝存储器是非易失性
otp存储器。
97.凡在本发明的原则范围内做的任何修改、补充和等同替换等，均应仍归属于本发明的专利涵盖范围内。
技术特征：1.一种半导体结构制造方法，其特征在于，包括：提供衬底，所述衬底包括存储区域和外围区域；在所述存储区域形成第一晶体管；在所述外围区域形成第二晶体管，其中，所述第二晶体管的结构与所述第一晶体管的结构不同；在所述存储区域形成与所述第一晶体管的漏极电连接的第一电容器，并在所述外围区域形成与所述第二晶体管的第二漏极电连接的第二电容器，其中，所述第一电容器和所述第二电容器同步形成。2.如权利要求1所述的制造方法，其特征在于，在同步形成所述第一电容器和所述第二电容器之前，还包括：在所述存储区域形成第一接触件，并在所述外围区域形成第二接触件，其中，所述第一接触件和所述第二接触件同步形成，所述第一接触件与所述第一晶体管的漏极电连接，所述第二接触件与所述第二晶体管的漏极电连接；在所述存储区域形成第一导电部，并在所述外围区域形成第二导电部，其中，所述第一导电部和所述第二导电部同步形成，所述第一导电部包括第一着陆垫以及连接所述第一着陆垫和所述第一接触件的第一连接部，所述第二导电部包括第二着陆垫以及连接所述第二着陆垫和所述第二接触件的第二连接部。3.如权利要求2所述的制造方法，其特征在于，同步形成所述第一电容器和所述第二电容器包括：在所述存储区域形成第一下电极、第一介质层和第一上电极，并在所述外围区域形成第二下电极、第二介质层和第二上电极，其中，所述第一下电极与所述第一着陆垫电连接，所述第二下电极与所述第二着陆垫电连接，所述第一下电极和所述第二下电极同步形成，所述第一介质层和所述第二介质层同步形成，所述第一上电极和所述第二上电极同步形成。4.如权利要求1所述的制造方法，其特征在于，所述第二电容器和所述第一电容器具有相同的电容结构，所述电容结构为柱状电容结构，或杯状电容结构，或沟槽式电容结构。5.如权利要求2所述的制造方法，其特征在于，所述第一着陆垫的中心偏离所述第一晶体管的源极和漏极的中心连线。6.如权利要求2所述的制造方法，其特征在于，所述第二着陆垫的中心偏离所述第二晶体管的源极和漏极的中心连线。7.如权利要求2所述的制造方法，其特征在于，在所述外围区域形成所述第二导电部的过程中，在所述外围区域同步形成第三连接部和第二位线，其中，所述第三连接部连接所述第二位线和所述第二晶体管的源极。8.如权利要求7所述的制造方法，其特征在于，所述第二位线与所述第二着陆垫同层设置。9.如权利要求7所述的制造方法，其特征在于，所述第二位线的平行于所述第二晶体管的源极和漏极的中心连线的中心线偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线的所述中心线的偏离方向与所述第二着陆垫的中心的偏离方向相反。
10.如权利要求1-9任一所述的制造方法，其特征在于，在所述存储区域形成所述第一晶体管之后，还包括：在所述第一晶体管的源极上形成位线接触件和第一位线，所述位线接触件连接所述第一位线和所述第一晶体管的源极。11.如权利要求1-9任一所述的制造方法，其特征在于，在所述存储区域形成所述第一晶体管，包括：在所述存储区域中形成沟槽，在所述沟槽表面设置第一栅介质层，在所述第一栅介质层上设置字线，在所述字线上设置绝缘层，其中，所述字线和所述绝缘层均位于所述沟槽中；在所述字线两侧形成所述第一晶体管的源极和漏极。12.如权利要求1-9任一所述的制造方法，其特征在于，在所述外围区域形成所述第二晶体管，包括：在所述外围区域设置第二栅介质层，在所述第二栅介质层上设置栅导电层，在所述第二栅介质层和所述栅导电层的外表面设置覆盖层，以形成所述第二晶体管的栅极结构；在所述栅极结构的两侧形成所述第二晶体管的源极和漏极。13.一种半导体结构，其特征在于，包括：衬底，所述衬底包括存储区域和外围区域；第一晶体管和与所述第一晶体管的漏极电连接的第一电容器，均位于所述存储区域；第二晶体管和与所述第二晶体管的漏极电连接的第二电容器，均位于所述外围区域；其中，所述第二晶体管的结构与所述第一晶体管的结构不同，所述第二电容器和所述第一电容器具有相同的电容结构。14.如权利要求13所述的半导体结构，其特征在于，还包括：第一接触件和第二接触件，所述第一接触件与所述第一晶体管的漏极电连接，所述第二接触件与所述第二晶体管的漏极电连接；第一导电部和第二导电部，所述第一导电部包括第一着陆垫以及连接所述第一着陆垫和所述第一接触件的第一连接部，所述第二导电部包括第二着陆垫以及连接所述第二着陆垫和所述第二接触件的第二连接部；所述第一电容器包括第一下电极、第一介质层和第一上电极，所述第二电容器包括第二下电极、第二介质层和第二上电极。15.如权利要求13所述的半导体结构，其特征在于，所述电容结构为柱状电容结构，或杯状电容结构，或沟槽式电容结构。16.如权利要求14所述的半导体结构，其特征在于，所述第一着陆垫的中心偏离所述第一晶体管的源极和漏极的中心连线；所述第二着陆垫的中心偏离所述第二晶体管的源极和漏极的中心连线。17.如权利要求14所述的半导体结构，其特征在于，还包括：第三连接部和第二位线，其中，所述第三连接部连接所述第二位线和所述第二晶体管的源极；所述第二位线与所述第二着陆垫同层设置；所述第二位线的平行于所述第二晶体管的源极和漏极的中心连线的中心线偏离所述第二晶体管的源极和漏极的中心连线，且相对于所述第二晶体管的源极和漏极的中心连线，所述第二位线的所述中心线的偏离方向与
所述第二着陆垫的中心的偏离方向相反。18.如权利要求13-17任一所述的半导体结构，其特征在于，还包括：位线接触件和第一位线，所述位线接触件连接所述第一位线和所述第一晶体管的源极。19.如权利要求13-17任一所述的半导体结构，其特征在于，所述第一晶体管为埋入式晶体管，所述第二晶体管为平面晶体管。20.一种存储器，其特征在于，包括如权利要求13-19任一所述的半导体结构。
技术总结本发明公开了一种半导体结构制造方法、半导体结构和存储器。包括：提供衬底，所述衬底包括存储区域和外围区域；在所述存储区域形成第一晶体管；在所述外围区域形成第二晶体管，其中，所述第二晶体管的结构与所述第一晶体管的结构不同；在所述存储区域形成与所述第一晶体管的漏极电连接的第一电容器，并在所述外围区域形成与所述第二晶体管的第二漏极电连接的第二电容器，其中，所述第一电容器和所述第二电容器同步形成。能够减少制程的光罩成本，有助于提高反熔丝半导体良品率，避免源/漏极垫片被误击穿导致的反熔丝半导体结构存储器损坏，提高了反熔丝结构空间利用率。提高了反熔丝结构空间利用率。提高了反熔丝结构空间利用率。
技术研发人员：李宗翰 朱东波
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.07.21
技术公布日：2022/11/1
